在 MOSFET 器件中，dv/dt 用于表征器件開關瞬態階段漏源電壓 Vds 的變化速率，即漏極與源極之間的電壓隨時間的變化快慢。通常提到 dv/dt 時，大家首先會想到，過高的 dv/dt 會引發明顯的電磁干擾，影響周邊的敏感電路，削弱系統的信號完整性。
除此之外，高 dv/dt 還存在另一項核心隱患：若 dv/dt 數值過大，漏源電壓的快速突變會通過柵 - 漏電容 Cgd 耦合到柵極電壓 Vgs，造成柵極電壓瞬時抬升，進而導致 MOSFET 在關斷狀態下出現誤導通。
接下來將針對該問題的產生原因與解決方法展開講解。
二、MOS 誤導通的成因
我們以 DCDC 電路作為分析案例，以同步整流開關電源為例，這類拓撲結構通常采用一對 MOSFET 分別作為上橋臂與下橋臂開關管，通過交替導通、關斷來實現穩壓輸出。在 MOSFET 高頻開關的過程中，當器件由導通狀態切換至關斷狀態時，其漏極與源極兩端會產生快速抬升的 Vds 電壓。開關頻率越高，對應的漏源極電壓時間變化率 dv/dt 也就越大。
根據 MOSFET 內部柵漏電容 Cgd 與柵源電容 Cgs 的容值配比，會在柵源極（G-S）之間形成分壓效應；或是經由 Cds 電容流向柵極電阻 R 的電流，在柵極電阻兩端產生壓降。一旦該分壓值超過柵極開啟閾值電壓，便會觸發 MOSFET 出現誤導通。
為方便理解，我們逐一解析 MOS 管產生誤導通的兩類模型：模型 1：忽略外接柵極電阻該模型可等效為 MOS 管柵極處于懸空狀態此時 Cgd 與 Cgs 兩組寄生電容串聯在 Vds 兩端：由此耦合生成的柵源電壓 Vgs=Vds×Cgd/(Cgd+Cgs)僅當 Vds×Cgd/(Cgd+Cgs) ＜ Vgth 時，MOS 管才可避免出現誤導通Vgth：MOS 管的導通閾值電壓。
模型 2：引入外部柵極電阻
該模型可等效為MOS管柵極與驅動電路相連，且驅動電路輸出低電平（此處假定驅動輸出低電平時導通阻抗為0）。
此時柵漏電容 Cgd 與柵極電阻 Rg,i 串聯后跨接于漏源電壓 Vds 兩端：流過 Cgd 的電流可表示為 Igd=Cgd?dv/dt柵極耦合電壓 Vgs=Igd?Rg,i=Rg,i?Cgd?dv/dt
僅當 Rg,iCgddv/dt ＜ Vgth 時，MOS 管方能避免出現誤導通。Vgth：MOS 管導通閾值電壓。
三、MOS 誤導通問題的解決對策
依據模型 1：耦合電壓 Vgs=Vds×Cgd/(Cgd+Cgs)可在 MOS 管柵源極兩端并聯電容，以此增大 Cgs 等效容值，間接降低耦合電壓 Vgs，從而解決 MOS 管誤導通問題。
依據模型 2：耦合電壓 Vgs=Rg,i×Cgd×dv/dt可通過抑制 dv/dt 來解決該問題。具體方式為：在 MOS 管柵極回路串聯電阻 Rg，降低 MOSFET 的開關速度，進而實現對 dv/dt 的有效抑制。
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